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8位verilog加法器

(2017-03-21 16:44:09)
标签:

至简设计法

明德扬

verilog

加法器

分类: 明德扬---至简设计法

一、   功能描述

  Verilog HDL来描述加法器是相当容易的,只需要把运算表达式写出来即可,本案例用加法运算符实现了8位加法器的功能。

二、        平台效果图

仿真效果图

8位verilog加法器

三、    实现过程

输入输出信号列表如下:

信号名

I/O

位宽

说明

clk

I

1

系统工作时钟50M

rst_n

I

1

系统复位信号,低电平有效

vld_in

I

2

输入有效指示信号

a

I

8

数据a

b

I

8

数据b

sum

O

8

cout

O

1

输出进位

vld_out

O

1

输出有效指示信号

 

  只需将运算表达式写出了即可:

{cout,sum} <= a + b;

以此实现了8位加法器的功能。


代码资料下载:http://pan.baidu.com/s/1hs0wfZI

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