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杂谈 |
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1．激励的设置
相应于被测试模块的输入激励设置为reg型，输出相应设置为wire类型，双向端口inout在测试中需要进行处理。
方法1：为双向端口设置中间变量inout_reg作为该inout的输出寄存，inout口在testbench中要定义为wire型变量，然后用输出使能控制传输方向。
eg：
inout [0:0]
wire
reg
reg
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1。TopLayer、BottomLayer、MidLayerx，这几层是用来画导线或覆铜的（当然还有TopLayer、BottomLayer的SMT贴片器件的焊盘PAD）；
2。Top Solder、Bottom Solder、Top Paste、Bottom
Paste，这四层是与穿越两层以上器件PAD相关的；一般Paste层留的孔会比焊盘小（Paste表面意思是指焊膏层，就是说可以用它来制作印刷锡膏的钢网，这层只需要露出所有需要贴片焊接的焊盘，并且开孔可能会比实际焊盘小）；然后，要往PCB版上刷绿油（阻焊）吧，这就是Solder层，Solder层要把PAD露出来
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就要离校了，平时的积累拿出来分享下，或许有用。
对于提高电路时钟频率的方法，最有效的无非是自己设计电路的时候尽量不要在关键路径上的一个时钟周期内做太多组合逻辑的运算，很费时的，能够几个时钟周期平摊的就平摊下；另外，写代码的时候，风格也很重要，尽量不要在关键路径上写三重门运算的，时钟速度很受影响的。
做到以上两点的，如果使用FPGA实现的话，以下推荐几种提高时钟频率
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下面是自己写verilog代码的一些经验和小结，和大家分享下。
1、对于高速的逻辑操作（如：判断，取反等），为了保证逻辑正确和结果的稳定（不抖动），需要用 always的 case语句来实现，而不要使用 if…else…，或者assign 语句的（）？… ：…形式。也即，对于高速数据的判断选择性操作，用case比用if…else…可以满足更高的时钟要求，但占用较多的slice；同一种逻辑操
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ModelSim PE (Personal Edition) is the industry-leading,
Windows-based simulator for VHDL, Verilog, or mixed-language
simulation environments offering a very cost effective solution for
RTL and gate level simulation;
ModelSim DE (Deluxe Edition) includes full PE functionality
plus PSL & System Verilog assertions, Code Coverage,
ModelSim SE (System Edition) combines high performance and high capacity with the code coverage and debugging capabilities required to simulate larger blocks and systems and attain ASIC gate-level sign-off. ModelSim SE offers the ability to simulate very large designs.
电容：可分为无极性和有极性两类:
无极性电容下述两类封装最为常见，即0805、0603；
有极性电容也就是我们平时所称的电解电容，一般我们平时用的最多的为铝电解电容，由于其电解质为铝，所以其温度稳定性以及精度都不是很高，而贴片元件由于其紧贴电路版，所以要求温度稳定性要高，所以贴片电容以钽电容为多，根据其耐压不同，贴片电容又可分为A、B、C、D四个系列，具体分类如下：
类型
A
B
C
D
贴片钽电容的封装是分为A型（3216），B型（3528）， C型（6032）， D型（7343），E型（7845）。
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